{"id":367,"date":"2021-03-24T18:50:07","date_gmt":"2021-03-24T21:50:07","guid":{"rendered":"http:\/\/web.inf.ufpr.br\/mazalves\/?page_id=367"},"modified":"2021-03-25T21:00:01","modified_gmt":"2021-03-26T00:00:01","slug":"publicacoes","status":"publish","type":"page","link":"https:\/\/web.inf.ufpr.br\/mazalves\/publicacoes\/","title":{"rendered":"Projetos de Pesquisa"},"content":{"rendered":"\t\t
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(2015~) Efficient Smart Memories for Data Intensive Computing<\/h2>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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O processamento pr\u00f3ximo aos dados est\u00e1 se tornando uma t\u00e9cnica promissora para reduzir as transfer\u00eancias de dados. Adicionar recursos de processamento dentro ou perto da DRAM tem um alto potencial para melhorias de desempenho e efici\u00eancia de energia, evitando enormes e ineficientes transfer\u00eancias de dados. O objetivo principal deste projeto \u00e9 fornecer novas ideias de software e hardware para o contexto de processamento em mem\u00f3ria (PIM), melhorando assim o tempo de execu\u00e7\u00e3o e o consumo de energia.<\/span><\/p>

Este projeto recebeu um aporte financeiro do Instituto Serrapilheira de R$ 100.000 para o primeiro ano (2018) e recebemos um segundo aporte de recursos no valor aproximado de R$ 1 Milh\u00e3o para a segunda fase nos pr\u00f3ximos 3 ~ 5 anos (2019 ~ 2024).<\/span><\/strong><\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/section>\n\t\t\t\t

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(2016~) Migrating Database Operations to In-Memory Processing<\/h2>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Uma grande carga do tempo de processamento de bancos de dados com predomin\u00e2ncia de leituras consiste em mover dados pela hierarquia de mem\u00f3ria, em vez de processar dados no processador. A movimenta\u00e7\u00e3o de dados \u00e9 penalizada pela lacuna de desempenho entre o processador e a mem\u00f3ria, que \u00e9 o conhecido problema chamado de memory-wall. O surgimento de mem\u00f3rias inteligentes, como o novo Hybrid Memory Cube (HMC), permite mitigar o problema da parede de mem\u00f3ria executando instru\u00e7\u00f5es em chips l\u00f3gicos integrados na base de uma pilha de DRAMs. Essas mem\u00f3rias podem permitir n\u00e3o apenas bancos de dados na mem\u00f3ria, mas tamb\u00e9m apresentam o potencial de computa\u00e7\u00e3o na mem\u00f3ria de opera\u00e7\u00f5es de banco de dados.<\/span><\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/section>\n\t\t\t\t

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(2016~) Thread and data placement for HPC<\/h2>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Muitos aplicativos de computa\u00e7\u00e3o de alto desempenho apresentam diferentes fases durante sua execu\u00e7\u00e3o. No entanto, as t\u00e9cnicas de escolha de afinidade de thread e processo geralmente fornecem\u00a0<\/span>\u00a0<\/span>apenas\u00a0<\/span>m\u00e9todos est\u00e1ticos para melhorar a localidade de dados e das threads. Da mesma forma, data centers de computa\u00e7\u00e3o em nuvem podem apresentar varia\u00e7\u00f5es em termos de lat\u00eancia ao longo do tempo de execu\u00e7\u00e3o de aplicativos. O objetivo principal deste projeto \u00e9 propor t\u00e9cnicas que forne\u00e7am o melhor mapeamento est\u00e1tico e din\u00e2mico de aplica\u00e7\u00f5es paralelas considerando o uso de seus recursos.<\/span><\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/section>\n\t\t\t\t

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(2016~) Expansible Network-on-Chip<\/h2>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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A interconex\u00e3o tem grande import\u00e2ncia para fornecer uma comunica\u00e7\u00e3o de alta largura de banda entre sistemas paralelos. A Network-on-Chip (NoC) \u00e9 a op\u00e7\u00e3o atual de interconex\u00e3o intra-chip. Por\u00e9m, a NoC \u00e9 formada por estruturas est\u00e1ticas dificilmente permitindo a inclus\u00e3o ou remo\u00e7\u00e3o de elementos. Explorando esse problema, surge um novo paradigma, o Expandable Network-on-Chip (ENoC). Ele permite a interconex\u00e3o instant\u00e2nea de diferentes NoCs ou chips unificando-os. As comunica\u00e7\u00f5es entre chips ser\u00e3o assim realizadas em uma largura de banda alta em um canal sem fio de alcance muito limitado. No entanto, conectar diferentes sistemas de diferentes fabricantes levanta enormes problemas de seguran\u00e7a.<\/span><\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/section>\n\t\t\t\t

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(2012~) Cache line usage predictor<\/h2>\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t
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Nos \u00faltimos anos, a redu\u00e7\u00e3o constante no tamanho do transistor permitiu \u00e0s mem\u00f3rias cache um grande crescimento em capacidade. Hoje em dia, as mem\u00f3rias cache ocupam at\u00e9 50% da \u00e1rea de chip dos processadores modernos, esse aumento tamb\u00e9m foi impulsionado pela memory-wall e problemas de dark-silicon. No entanto, esse aumento de capacidade influencia o consumo de energia para manter os dados e operar sobre essas grandes mem\u00f3rias cache. Isso torna a energia consumida pelos caches uma importante \u00e1rea de estudo. Existem muitos m\u00e9todos para economizar a energia consumida por esses caches.<\/span><\/p>\t\t\t\t\t\t\t\t<\/div>\n\t\t\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/div>\n\t\t\t\t\t<\/div>\n\t\t<\/section>\n\t\t\t\t<\/div>\n\t\t","protected":false},"excerpt":{"rendered":"

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